Intel 晶圓代工 (Intel Foundry)在2024年IEEE國際電子元件會議 (IEDM)公佈了新突破進展，有助於推動半導體產業邁向下一個十年及更長遠的未來。

Intel晶圓代工展示有助於改善晶片內互連的新材料，透過使用減材釕 (subtractive Ruthenium)提升電晶體容量達25%。此外，Intel晶圓代工使用先進封裝的異質整合解決方案，首次讓吞吐量提高了100倍，實現超快速晶片對晶片組裝。

為了進一步推動環繞式閘極 (GAA)微縮，Intel晶圓代工也展示矽RibbonFET CMOS和用於微縮2D FET的閘極氧化物模組的工作成果，可提高元件效能。

Intel晶圓代工資深副總裁暨元件研究部總經理Sanjay Natarajan表示：「Intel晶圓代工持續定義和擘劃半導體產業的發展藍圖，最新突破也彰顯了英特爾致力於開發領先技術的承諾。在美國《晶片法案》 (U.S. CHIPS Act.)的支持下，Intel將持續協助提升全球供應鏈的平衡。」

為了提高晶片內的效能和互連，Intel晶圓代工展示作為關鍵替代金屬化材料的減材釕，使用薄膜電阻和氣隙，在互連微縮方面取得重大進展。該團隊率先在研發測試工具中展示了一種實用、具備成本效益，且適用於大量生產的減材釕整合製程，其具備氣隙特性，不需要在孔洞周圍保留光刻氣隙排除區，也不需要選擇性蝕刻的自對準孔洞。

採用具備氣隙特性的減法釕，可在間距小於或等於25奈米 (nm)時，降低線間電容幅度高達25%，凸顯出金屬化方案的減材釕在緊密間距中替代銅鑲嵌的優勢。此一解決方案將會出現在Intel晶圓代工的未來節點中。

為了在先進封裝中實現超高速晶片對晶片的組裝，讓吞吐量提高100倍，Intel晶圓代工首次展示了選擇性層遷移技術 (SLT)，此異質整合解決方案讓超薄小晶片具有更高的彈性，相較於傳統的晶片對晶圓鍵合，晶粒尺寸可以更小、深寬比更高，進一步實現更高的功能密度，並且為特定小晶片從一個晶圓到另一個晶圓的混合，或是熔接鍵合 (Fusion bonding)提供更靈活且更具成本效益的解決方案，提高AI應用架構的效率和彈性。

而為了將環繞式閘極RibbonFET矽微縮推向極限，Intel晶圓代工展示閘極長度為6nm的矽RibbonFET CMOS (互補金屬氧化物半導體)電晶體，即便大幅微縮閘極長度和通道厚度，仍具有業界領先的短通道效應和效能。縮短閘極長度為摩爾定律的關鍵基石之一，這項技術進展為閘極長度微縮展開新頁。

Intel晶圓代工更展示其在GAA 2D NMOS和PMOS電晶體製造的成果，閘極長度縮小至30奈米，並特別專注於閘極氧化物 (Gox)模組的開發。這項研究呈現了業界對二維 (2D)過渡金屬二硫族化物（TMD）半導體的研究，未來可能在先進電晶體製程中取代矽。

此外，Intel晶圓代工繼續推進業界首個300毫米 (mm)氮化鎵 (GaN)技術的研究，這是一種用於功率供電和射頻 (RF)電子產品的新興技術。與矽相比，氮化鎵可以提供更高的效能，並且承受更高的電壓和溫度。這是業界首款在300mm GaN-on-TRSOI (trap-rich silicon-on-insulator)基板上製造的高效能微縮增強型氮化鎵金屬氧化物半導體高電子遷移率電晶體 (GaN MOSHEMT)。

GaN-on-TRSOI先進設計的基板可以透過減少訊號損耗，實現更好的訊號線性度，並且透過背面基板處理實現先進整合方案，在射頻和功率電子產品應用中達成更高的效能。

《原文刊登於合作媒體mashdigi，聯合新聞網獲授權轉載。》