在今年度的IEEE國際電子元件會議 (IEDM 2023)中，Intel 展示其結合晶片 背部供電與直接背部接觸的3D堆疊CMOS (互補金屬氧化物半導體 )電晶體技術進展，強調在晶片背部供電技術研究突破，率先提出可在相同300mm (12吋)直徑規格晶圓整合矽電晶體與氮化鎵 (GaN)電晶體的大規模3D單晶設計，而非像往常必須透過封裝技術實現。

Intel資深副總裁暨元件研究部總經理Sanjay Natarajan表示：「我們正進入製程技術的埃米世代 (Angstrom era)，並且在四年內推進五個製程節點，持續創新比以往更加重要。在IEDM 2023上，Intel展示了推動摩爾定律的相關研究進展，凸顯我們能夠引入領先的技術，為下一代行動運算實現更進一步的擴展和高效電力傳輸。」

近期公布的製程技術藍圖中，凸顯Intel在持續微縮方面的創新，包括PowerVia晶片背部供電技術、可用於先進封裝的玻璃基板，以及Foveros Direct封裝技術，這些技術皆源於Intel元件研究團隊，預計在2030年前投入生產。

在IEDM 2023大會上，Intel元件研究團隊展現對創新的堅持，開拓全新方式，在矽晶片上置入更多電晶體，實現更高性能。研究人員已確立如何透過有效堆疊電晶體、持續達成微縮的關鍵研發領域，再結合晶片背部供電和背部接觸技術，推動電晶體架構技術發展。

除了改善晶片背部供電和採用新型二維電子通道材料 (2D channel materials)，Intel表示將致力延續摩爾定律，在2030年達成單一封裝內整合1兆組電晶體規模的目標。

目前Intel已經實現可在小至60nm的微縮閘極間距，以垂直堆疊形式建構互補場效電晶體 (Complementary Field Effect Transistors，CFET)。堆疊電晶體可以縮減元件占用面積，達到效能 最佳化，同時結合背部供電和直接背部接觸技術，凸顯英特爾在環繞式閘極場效電晶體 (Gate-All-Around FET)領域的領導地位，展現超越RibbonFET的創新能力。

而預計在2024年投入量產的PowerVia晶片背部供電技術，Intel在IEDM 2023旗艦更確立PowerVia之外延伸技術，並且擴展晶片背部電力傳輸路徑，以及實現這些目標所需的關鍵製程進展。此項計畫更強調背部接觸與其他創新垂直互連應用，藉此實現節省面積的裝置堆疊。

另外，Intel更展示用於CMOS關鍵元件NMOS (n通道金屬氧化物半導體)和PMOS (p通道金屬氧化物半導體)的高遷移率TMD電晶體原型，並且展示全球第一款環繞式閘極2D TMD PMOS電晶體，以及世界上第一個在 300 mm晶圓上製造的2D PMOS電晶體，藉此強調透過渡金屬二硫屬化物 (TMD)2D通道材料，為縮小電晶體物理閘極長度至10nm以下的發展機會。

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