SEMICON先進製程論壇解析：ASML與蔡司突破1nm光學極限 ASM以原子級ALD構築3D封裝世代

2026-09-01 07:27

聯合新聞網／ 楊又肇

在SEMICON 2026的半導體 先進製程科技論壇中，包含ASML在內半導體業者探討如何跨越埃米（Angstrom）時代的物理與材料極限。其中，High NA EUV （高數值孔徑極紫外光微影技術）設備如何從實驗室走向高量產（HVM）階段，以及先進沉積（ASD）與平坦化（CMP）技術如何配合3D封裝，成為全場關注重點。

ASML：High NA EUV 跨越量產門檻，設備可用性年底挑戰 90%

ASML資深副總裁暨High NA EUV產品管理部門負責人Greet Storms在演講中帶來High NA EUV技術的最新量產捷報，說明目前全球High NA曝光機已經實際生產達135萬片晶圓，並且有10套系統正式在客戶端投入運作，同時也強調Intel在其18A製程大量導入ASML設備。

在產能指標上，雙光罩系統架構已經成功實現每小時135片晶圓（wph）的產出速率。更重要的是，設備可用性在今年第二季已經攀升至84%，並且有望於年底前達成90%的商用目標。

目前ASML正積極協助產業優化疊對（Overlay）與對焦精準度，藉此推動製程節點由4、3nm層級，順利過渡至2、1.5nm，甚至實現1nm 及以下層級的應用。

蔡司：突破1nm光學極限，完備半視場曝光拼接技術

蔡司半導體製造技術（ZEISS SMT）的Heiko Feldmann博士則從光學視角切入，剖析High NA EUV技術面臨挑戰。他指出，1nm節點將是首個全面依賴High NA設備進行量產的世代。

為了因應極致微縮，光學結構正從4層反射鏡朝向8層架構發展，並且同步導入金屬氧化物光阻（MOR）。蔡司目前的技術已經能提供26nm解析度測量餘裕，並且計畫將焦深控制在148nm以內，而針對邏輯晶片轉向半視場（half-fields）設計所伴隨的曝光拼接需求，蔡司也已經完成相應技術儲備。

ASM：材料驅動微縮成主流，原子層沉積控制成就3D封裝

隨著微影技術挺進物理極限，材料工程的重要性日益凸顯。ASM企業總監暨全球化學創新負責人Abhudaya Mishra博士在ALD （原子層沉積）主題演講指出，在邏輯製程演進上，製程微縮已經轉向材料驅動（Materials-driven logic scaling），同時電晶體架構也開始從FinFET逐步轉向環繞閘極（GAA）架構，藉此涵蓋3nm至1nm製程節點，未來更將邁入0.7nm節點的互補式場效電晶體（CFET）架構。

同時，在封裝微縮方面，包含Logic 3D GAA與Memory 3D 6F²等先進技術，均導致封裝架構需要額外增加ALD與CVD （化學氣相沉積）薄膜層數。隨著先進微縮技術推演，預估至2031年時，涵蓋晶圓代工、邏輯、DRAM與NAND等技術的ASM平均薄膜層數將成長至超過125層。

Abhudaya Mishra博士進一步解析，為了達到功耗與速度的精準調校及能源效率，必須具備單原子層級的控制能力（Monolayer atomistic control），藉此應對日益增加的總臨界電壓（Total Vts）數量，並且在約 200mV的區間內精準控制NMOS與PMOS的飽和臨界電壓（Vtsat）。

對此，區域選擇性沉積（Area Selective Deposition， ASD）成為關鍵作法，例如能精準在金屬（Metal／W）表面沉積AIO （氧化鋁薄膜），而不影響相鄰的SiO （一氧化矽）介電層。

ALD技術對於未來的3D微縮製程相當重要，其能在300毫米晶圓上數兆個高深寬比（HAR）結構中均勻沉積1nm的ALD薄膜。Abhudaya Mishra博士生動地比喻，這如同將整個佈滿台北101大樓的台北市均勻塗上5nm厚的ALD塗層，其厚度的標準差（1 sigma）甚至比一根人類頭髮寬度還小。