Intel以新製程、供電與材質設計提高處理器電晶體密度 持續推動摩爾定律

Intel 日前公布其未來製程技術發展布局，除了現有奈米 (nm)等級製程設計，接下來也會開始布局埃米 (Å)等級製程技術，預計最快會在2024年進入20A製程技術，另外也計畫在封裝技術持續精進，讓處理器 設計尺寸能持續微縮。而在EDM 2021國際電子元件會議中，Intel更進一步說明其封裝技術將以超過10倍密度提升為目標，其中將使電晶體密度提昇30%，並且讓處理器設計尺寸能減少50%，進而在2025年持續推動摩爾定律發展優勢。

依照Intel說明，未來疆界由混合鍵合 (hybrid bonding)技術，讓封裝內互連密度提昇10倍以上，而電晶體密度能提昇30%，並且讓處理器設計尺寸縮減50%，更計畫透過顛覆物理概念讓處理器供電、記憶體技術有明顯突破。

同時，Intel也再度強調摩爾定律依然存在，並且隨著運算創新持續提昇，更強調目前已經透過應變矽、Hi-K金屬閘極、FinFET、RibbonFET，以及包含EMIB、Foveros Direct等封裝技術創新，讓處理器能依照摩爾定律持續演進。

延續今年7月宣布未來製程技術發展布局，Intel表示將以Foveros Direct封裝技術，藉此實現10微米以下的凸點間距，讓3D封裝技術能對應更高互連密度，同時也將與業者合作推動新設計與測試標準，讓混合鍵合設計微型晶片能成為廣大生態。

另外，透過以環繞式閘極 (gate-all-around)的RibbonFET設計，將透過多組電晶體堆疊方式，在每平方毫米放入更多電晶體，目標達成最高30％至50％的邏輯微縮提昇，接下來更計畫在2024年進入埃米設計階段，透過僅有數個原子寬幅的新材料設計，實現打造克服傳統矽通道物理極限的電晶體，藉此讓未來10年運算發展能大幅增長。

而在300mm面積晶圓上，Intel更以氮化鎵 (GaN)供電設計為基礎，藉此推進更有效率的供電技術，讓電晶體能透過低損、高速傳遞的供電向綠運作，同時也能降低主機板等供電元件佔用空間。至於透過新型鐵電材質，亦可實現讀寫延遲更低的嵌入式動態記憶體設計，藉此配合新處理器設計提昇運算效率。

在此次EDM 2021國際電子元件會議中，Intel更計畫以全新物理設計取代傳統金屬氧化物半導體場效電晶體 (MOSFET)設計，其中包含以在一般室溫下運作，並且以實驗性設計的磁電自旋軌道 (magnetoelectric spin-orbit、MESO)邏輯裝置實作，藉此詮釋基於開關奈米規模磁鐵設計的新型電晶體可製造性潛力。

針對接下來的量子運算設計，Intel更展示與CMOS生產製造相容，藉此實現可擴展量子運算的完整300mm量子位元製程流程，並且確定未來研究的下一步。

《原文刊登於合作媒體mashdigi，聯合新聞網獲授權轉載。》